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1. FPGA性能設計培訓
   ? FPGA性能設計培訓
   課程對象
   對 FPGA 設計優(yōu)化感興趣、具備 HDL 中級知識和擁有 Xilinx ISE? 軟件工具使用經驗的 FPGA 設計者。
2. 課程概要
   1
   回顧?FPGA 設計基礎
   利用 FPGA 資源進行設計
   內核生成器（CORE Generator）軟件系統(tǒng)
   基本 FPGA 時鐘資源
   Virtex-6 和 Spartan-6 FPGA 時鐘資源
   實驗1：利用 FPGA 資源進行設計
   FPGA 設計技術
   綜合技術
   實驗2：綜合技術
   2
   實現時序收斂
   實驗3：回顧全局時序約束
   特定通路時序約束，第1部分
   特定通路時序約束，第2部分
   實驗4：實現時序收斂
   高級實現選項
   實驗5：性能設計
   實驗6：FPGA Editor 演示（可選）
   ChipScope Pro 軟件（可選）
   實驗7：ChipScope Pro 軟件（可選）
3. 
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